آگهی استخدام تمرین verilog در سراسر کشور

سلام  سلام  با استفاده از زبان وریلاگ :فایل های اصلی پروژهفایل تست بنچعکس شبیه سازی(بهتره با modelsim انجام بشه)یک فایل PDF که نحوه اجرای کدها توش نوشته شده باشهیه توضیح هم از پروژه بصورت فایل pdf باش...

سلام  کنترل یونیت قسمت الف کدش نوشته شود.پروژه باید شامل فایل های اصلی پروژه+فایل تست بنچ+عکس شبیه سازی باشهیک فایل pdf که توضیحات پروژه در آن باشدیک فایل pdf که نحوه اجرای کد ها در آن باشدیک فایل pdf...

سلام وقت بخیرشبیه سازی این تمرین با کیدنس می‌خوام امکانش هست آیا براتون ؟و قیمت لطفا ؟

سلام قسمت  ب. این سوال با مکس پلاس شبیه سازیش فقط بگید کامپایل هم کنن و یک توضیحی هم بدن براش و بعد عکس بگیر از آن به این تیپ باشه لطفا اینارو منتقل کنید مشکلی پیش نیاد با تشکر🙏

سلام من یه حل تمرین دارم که انجام دادم منتهی نیاز دارم یه مهندس برق ک قدرت کار کرده برام صحه گذاری کنه

تمرین بعدی کوارتوس مدار block copy هست.

سلام سلام وقتتون بخیر کنترل یونیت قسمت الف کدش نوشته شود. پروژه باید شامل فایل های اصلی پروژه+فایل تست بنچ+عکس شبیه سازی باشه

سلام وقت بخیر  تمرین معماری پیشرفته انجام میدین؟ ساخت حافظه کش 2way  یک سطح یا دوسطحی با زبان پایتون 

#پروژه\_جدید #کدپروژه : 85796موضوع : تمرین vhdl سلام وقت بخیر == یه کار کلاسی دارم با vhdl میخواستم ازتون

سلام عنوان: طراحی دیاگرام و کد verilog درس fpga رشته: مهندسی برق زمان: 3 روز طراحی یک RISC در FPGA با رویکرد مورد استفاده + بلوک دیاگرام، نمودارهای ASMD و کد verilog را بنویسید.

دو تا تمرین برای شبکه عصبی هست، pdf ش رو آپلود میکنم اینجا.

مهندسی برق الکترونیک  - تمرین vhdl  با برنامه Xilinx lse - جزئیات پروژه را ضمیمه کردم

سلام سوال تمرین دوم ممنون روشن چهار پنج روز ممنون فقط بدون ip باشه

در این تمرین هدف یادگیری دو ابزار Timeloop و Accelergy است.

حل تمرین خواسته شده در فایل زیر. جواب رو بصورت فایل و اگر ممکنه بصورت لینک هم بفرستید ممنون

سلام لطفا فایل زیپ شده را باز کنید فایل تمرین را کاملا مطالعه فرمایید اگر کاملا مسلط هستید پیشنهاد بفرمایید

کار با verilog در فضای edaplayground.com باید باشد. هدف حل تمرین های درون فایل هستش

چندتا تمرین ساده وریلاگ که شامل تست بنچ و شماتیک و عکس از تمام مراحل باشد

حل سه سوال معماری کامپیوتر سوالات تماما درست و با راه حل کامل ارسال بشه درصورت اشتباه بودن پاسخ پروژه لغو میشه هزینه بعد از تایید استاد آزاد خواهد شد فایل ضمیمه شده زمان تا ساعت ۱۰ نیم امشب بودجه ۱۰۰ ...

-  انجام چند تمرین وریلاگ برای درس معماری کامیپوتر - در سامانه ی کوئرا نمره دهی می‌شد ، و وقت کمی داره >> b; 6: c = a - b; 7: c = $signed(a) >>> b; endcaseendmodule - چون بعضیا مشکلشون تو...