101992 پروژه fpga

کسی پروژه با fpga قبول میکنه در اینجا یک خلاصه‌ی شفاف و بدون حاشیه در 5 بخش کلیدی ارائه می‌شود که دقیقاً به برنامه‌نویس می‌گوید چه چیزی را در FPGA پیاده‌سازی کند. سند الزامات فنی پروژه فلزیاب (برای برنامه‌نویس FPGA/DSP) نام پروژه: هسته‌ی پردازش سیگنال دیجیتال فلزیاب (DSP Core for Metal Detector) پلتفرم هدف: Xilinx Zynq-7000 (بخش PL و PS) 1. معماری سیستم (System Overview) ما در حال پیاده‌سازی یک فلزیاب پالسی (PI) هستیم. وظیفه‌ی بخش FPGA (PL)، کنترل دقیق زمان‌بندی و انجام کل پروسه‌ی پردازش سیگنال دیجیتال (DSP) است. هسته‌ی ARM (PS) برای مدیریت رابط کاربری و نمایش نتایج استفاده خواهد شد. 2. وظیفه‌ی بخش سخت‌افزار (PL - FPGA Logic) تمام منطق زیر باید در سخت‌افزار (VHDL/Verilog) و با بالاترین سرعت ممکن پیاده‌سازی شود: بلوک ورودی/خروجی وظیفه کلیدی A. تولید پالس (Tx Timing) ورودی: Clock مرجع تولید پالس‌های دقیق فرستنده (Tx Pulse) با طول و فرکانس قابل برنامه‌ریزی (Configurable) برای درایو FET. B. واسط ADC (Data Capture) ورودی: ADC Data (16-bit) کنترل زمان‌بندی نمونه‌برداری (Sampling)، و قفل کردن داده‌های 16 بیتی ADC به صورت دقیق پس از اتمام پالس Tx (پنجره‌ی خاموشی). C. هسته DSP ورودی: داده خام ADC اجرای فیلتر دیجیتال میانگین‌گیری (Averaging/Accumulation) برای کاهش نویز و سپس پیاده‌سازی الگوریتم تحلیل زوال پالس (اندازه‌گیری نرخ Decay). D. مدیریت ارتباط AXI خروجی به PS ارسال داده‌های نهایی (مانند مقدار تفکیک‌شده‌ی فلز و شدت سیگنال) به هسته‌ی ARM از طریق گذرگاه AXI. 3. الزامات زمان‌بندی حیاتی (Critical Timing) پارامتر الزامات فرکانس کلاک اصلی 100 مگاهرتز (یا بیشتر). دقت زمان‌بندی Tx نانوثانیه (کنترل لبه‌های پالس‌ها باید بسیار دقیق باشد). دقت ADC داده‌های خام باید با نرخ بالای کلاک (مثلاً تا 8 مگاهرتز) نمونه‌برداری شوند. 4. وظیفه‌ی بخش نرم‌افزار (PS - ARM Cortex-A9) کد C/C++ باید وظایف زیر را مدیریت کند: راه‌اندازی و بوت: بارگذاری Bitstream در FPGA (PL) پس از روشن شدن. کنترل پارامترها: ارسال پارامترهای تنظیماتی (مانند تنظیم حساسیت، زمان Tx) به سخت‌افزار (PL) از طریق AXI. مدیریت واسط کاربری (GUI): دریافت داده‌های تحلیل‌شده از FPGA (PL) و نمایش آن‌ها روی صفحه (عمق، نوع فلز). 5. خروجی نهایی مورد انتظار برنامه‌نویس باید یک فایل Bitstream تولید کند که پس از لود شدن، هسته‌ی DSP را فعال کرده و داده‌های تمیز و پردازش‌شده را برای نمایش توسط نرم‌افزار ARM آماده کند.